มีรายงานว่า Google ร่วมมือกับ Samsung สำหรับชิป TPU AI ขนาด 2 นาโนเมตรในการแบ่งการผลิต

มีรายงานว่า Google กำลังพิจารณา Samsung สำหรับชิป TPU AI ขนาด 2 นาโนเมตรในกลยุทธ์การผลิตแบบแยกส่วน
ในความเคลื่อนไหวที่อาจกำหนดรูปแบบการแข่งขันของการผลิตชิปปัญญาประดิษฐ์ มีรายงานว่า Google กำลังพิจารณาให้ Samsung Electronics ผลิตชิป AI 2nm Tensor Processing Unit (TPU) ตามแหล่งข่าวในอุตสาหกรรม ยักษ์ใหญ่ด้านเทคโนโลยีกำลังวางแผนแนวทางการผลิตแบบแยกส่วนที่เป็นนวัตกรรมใหม่ ซึ่งจะใช้ประโยชน์จากจุดแข็งเฉพาะทางของโรงหล่อเซมิคอนดักเตอร์ที่แตกต่างกันสองแห่ง
กลยุทธ์การผลิตแบบแยกส่วน: การผสมผสานความเชี่ยวชาญของ TSMC และ Samsung
แผนการอันทะเยอทะยานของ Google เกี่ยวข้องกับการแบ่งการผลิตชิป TPU รุ่นต่อไประหว่าง Taiwan Semiconductor Manufacturing Company (TSMC) และ Samsung การตัดสินใจเชิงกลยุทธ์นี้แสดงให้เห็นถึงการแตกต่างอย่างมีนัยสำคัญจากแนวทางการผลิตแบบหล่อเดี่ยวแบบดั้งเดิม และเน้นย้ำถึงความซับซ้อนที่เพิ่มขึ้นของการออกแบบเซมิคอนดักเตอร์ขั้นสูง
กลยุทธ์การผลิตแบบแยกส่วนจะกำหนดส่วนประกอบที่แตกต่างกันของชิป TPU ให้กับโรงหล่อแต่ละแห่งตามจุดแข็งทางเทคโนโลยีที่เกี่ยวข้อง:
- TSMC มีรายงานว่าจะจัดการกับ core logic die โดยใช้เทคโนโลยีการผลิตที่ล้ำสมัยขนาด 1.4 นาโนเมตร
- Samsung จะรับผิดชอบในการผลิต I/O หน่วยความจำแบบตายตัวบนกระบวนการ 2 นาโนเมตร ซึ่งทำหน้าที่เป็นอินเทอร์เฟซที่สำคัญระหว่างชิปลอจิกและหน่วยความจำแบนด์วิธสูง (HBM)
ทำความเข้าใจสถาปัตยกรรม TPU
หน่วยประมวลผล Tensor เป็นตัวเร่ง AI ที่ออกแบบเองของ Google ซึ่งได้รับการปรับให้เหมาะกับปริมาณงานแมชชีนเลิร์นนิงโดยเฉพาะ TPU คือวงจรรวมเฉพาะแอปพลิเคชัน (ASIC) ที่มีความเป็นเลิศในการคำนวณทางคณิตศาสตร์ซึ่งเป็นพื้นฐานของการประมวลผลโครงข่ายประสาทเทียม TPU ได้รับการออกแบบทางวิศวกรรมเพื่อให้มีประสิทธิภาพสูงสุดต่อวัตต์สำหรับงานเฉพาะด้านของ AI ซึ่งต่างจาก CPU หรือ GPU สำหรับการใช้งานทั่วไป
หน่วยความจำ I/O die มีบทบาทสำคัญในประสิทธิภาพของ TPU โดยการอำนวยความสะดวกในการสื่อสารความเร็วสูงระหว่างตรรกะการประมวลผลและระบบย่อยหน่วยความจำแบนด์วิธสูง ส่วนประกอบนี้มีความสำคัญอย่างยิ่งสำหรับตัวเร่งความเร็ว AI ซึ่งต้องใช้แบนด์วิดธ์ข้อมูลขนาดใหญ่เพื่อป้อนหน่วยประมวลผลแบบขนานอย่างมีประสิทธิภาพ
ข้อกำหนดทางเทคนิค: การเปรียบเทียบเทคโนโลยีกระบวนการ
แนวทางการผลิตแบบแยกส่วนใช้ประโยชน์จากข้อได้เปรียบเฉพาะของเทคโนโลยีกระบวนการที่ทันสมัยที่สุดของโรงหล่อแต่ละแห่ง ด้านล่างนี้คือการเปรียบเทียบข้อกำหนดหลักที่เกี่ยวข้อง:
| พารามิเตอร์ | กระบวนการ TSMC 1.4nm | กระบวนการ 2 นาโนเมตรของ Samsung | |
|---|---|---|---|
| เทคโนโลยี Gate-All-Around (GAA) | มัลติบริดจ์ finFET (MBFET) | GAAFET (MBCFET) | |
| ความหนาแน่นของทรานซิสเตอร์ | ~150-160 MTr/mm² | ~120-130 MTr/mm² | |
| ประสิทธิภาพที่เพิ่มขึ้น | 10-15% มากกว่า 2 นาโนเมตร | 20-30% มากกว่า 3 นาโนเมตร | |
| การลดพลังงาน | 25-30% มากกว่า 2 นาโนเมตร | 20-25% มากกว่า 3 นาโนเมตร |
| โรงหล่อ | โหนดที่ทันสมัยที่สุดในปัจจุบัน | ลำดับเวลาการผลิตจำนวนมาก | ลูกค้าหลัก |
|---|---|---|---|
| TSMC | 1.4nm (N2P) | 2026-2027 | แอปเปิ้ล, NVIDIA, AMD, วอลคอมม์ |
| ซัมซุง | 2nm (SF2) | 2025-2026 | วอลคอมม์, NVIDIA, เทสลา |
| โรงหล่อสากล | 3 นาโนเมตร (EX-S) | 2024-2025 | เอเอ็มดี, ไอบีเอ็ม |
TechOffice